D触发器的设计

简介

D触发器也被称为“延迟触发器”或“数据触发器”。它们用于存储1位二进制数据。它们是数字电子学中广泛使用的人字拖之一。D触发器除了是数字系统的基本存储元件外,还被认为是延迟线元件和零阶保持元件。

D触发器有两个输入,一个时钟(CLK)输入和一个数据(D)输入和两个输出;一个是用Q表示的主输出,另一个是Q的补,用Q '表示。D型触发器的符号如下所示。

D触发器符号

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建设

D触发器是通过修改SR触发器构造的。S输入是由D输入给出的R输入是由倒D输入给出的。因此,D触发器类似于SR触发器,在SR触发器中,两个输入是互补的,因此不会有任何中间状态发生的机会。SR触发器的主要缺点是在D触发器中消除了竞跑条件(因为输入是反向的)。D触发器的电路图如下图所示。

维逻辑图

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工作

当我们不对D触发器应用任何时钟输入或在时钟信号的下降沿期间,输出将不会有任何变化。它将在输出q处保持先前的值。如果时钟信号高(更精确地说,是上升边),如果D输入高,那么输出也高,如果D输入低,那么输出将变低。因此,在时钟信号存在的情况下,输出Q跟随输入D。

dfff

简单地说,对于时钟信号的正跃迁,

如果D = 0 => Q = 0,则复位触发器。

如果D = 1 => Q = 1,则设置flip flop。

注意:表示时钟的正边缘,↓表示时钟信号的负边缘。

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边缘触发D触发器

正边缘触发D触发器由三个SR NAND锁存构成。输入级由两个闩锁组成,输出级由一个闩锁组成。在输入阶段,一个数据输入连接到其中一个NAND锁存,一个时钟信号(CLK)连接到两个SR锁存并行。

边缘触发D触发器电路

该操作可以解释为,当时钟信号较低时,无论输入数据上的值是多少,输入级的输出都处于高逻辑。因此,它存储的是以前的数据。当时钟经过正转换(低到高)时,输入级的输出负责最终输出的设置或重置操作,并依赖于数据信号。如果数据输入高,上闩锁的输出变低,从而设置闩锁输出为1,如果数据输入低,下闩锁的输出变低,从而重置输出为0。如果多个数据信号的时钟持续高,只有第一个数据输入被考虑,而其余的数据输入被忽略,通过强制输出锁存到它的前一个状态,因为只要时钟信号高,低输入是活跃的。因此,外部闩锁只在时钟处于低逻辑时存储数据。触发D触发器的主要作用是保持输出,直到时钟脉冲由低变高。边缘触发D触发器的时序图如下图所示。

时间图

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主从D触发器

主从D触发器可以通过两个门控D锁存串联,并将反向使能输入连接到两个锁存中的任意一个来设计。只有主闩锁的变化才会带来从闩锁的变化。这些被称为主从型人字拖。根据设计的不同,主从触发器的总电路在时钟信号的上升沿或下降沿被触发。
主从D触发器的符号表示,响应时钟在其下降边缘如下所示。

落边时钟的主从触发器

下图所示的主从D触发器是一个正边触发装置,这意味着它将在时钟输入有上升边时工作。第一个触发器(主触发器)连接一个负时钟信号,即反向时钟信号,第二个触发器(从触发器)连接时钟信号的双反向时钟信号,即正常时钟信号。

上升边时钟的主从D触发器电路

操作

正边触发主从D触发器的操作说明如下。

  • 如果时钟低,主控触发器的使能信号高。当时钟信号由低变高时,主触发器存储D输入的数据。同时在第二个触发器处,由于双反转,使能信号随时钟信号从低到高。主触发器在上升沿期间锁定的数据传递给从触发器。
  • 当时钟信号由高变低时,从触发器将接收主触发器的输出作为输入,并改变其状态。主触发器将接受下一个上升边输入的最新值。

主从D触发器的时序图如下图所示。

td女士

一个简单的修改将把上述装置变成负边触发装置。通过消除时钟信号路径上的第一逆变器,形成负边触发的主从D触发器。

//www.dancecages.com/wp-content/uploads/2015/06/Circuit-of-Master--Slave-D-Flip--flop-for-falling-edge-clock.jpg

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应用程序

D型人字拖是使用最广泛的人字拖之一。D触发器的许多应用中的一些是

  • 数据存储寄存器。
  • 数据传输作为移位寄存器。
  • 分频电路。

数据存储

在数字电路中,数据通常存储为一组位,用数字和代码表示。因此,很容易在平行线上获取数据,并将数据同时存储在一组按特定顺序排列的触发器中。寄存器是基本的多位数据设备。它们是由连接数量的D触发器形成的,这样可以存储多个位的数据。

使用D触发器的4位寄存器

每个D触发器与各自的数据输入连接。应用于所有触发器的时钟输入是相同的,以便当应用正边缘触发时钟信号时,所有触发器将同时存储来自各自D输入的数据。

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数据传输

D触发器也广泛应用于数据传输。为了传输数据,连接D触发器以形成移位寄存器。具有相同时钟信号的D触发器级联连接将形成移位寄存器。移位寄存器可以在不改变位序列的情况下移位数据。当应用时钟脉冲时,位数据被转移或传输。移位寄存器可以临时存储数据。
使用D触发器的4位存储移位寄存器如下所示。

4

移位寄存器用于串行到并行和并行到串行的数据转换。它们也被用作脉冲扩展器和延迟电路。

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使用D触发器分频

采用D型触发器开发了分频电路。这是D触发器最重要的应用。在频分电路中,D触发器(Q’)的状态输出连接到数据输入(D),作为一个闭合反馈环。两个连续的旋塞脉冲将使触发器切换到Toggle,每两个时钟周期。

顾名思义,分频电路被用来产生数字信号输出恰好是输入频率的一半。分频电路通常用于异步计数器的设计。

使用D触发器的分频器

电路的操作非常简单。传入的数据信号由时钟输入信号进行计时。该电路将使用反馈回路执行输入频率的分割,即连接到从Q '的数据输入。分频电路每两个时钟脉冲将输入频率除以2。

时钟和输出的频率比较

这可以用输出与时钟信号的比较来解释。

在一种情况下,当Q输出为1,Q '输出为0,那么来自D输入的数据通过Q输出在时钟输入信号的下一个正向边上进行计时。在这种情况下,输出从高变为低。这里的输出保持不变,直到出现下一个正时钟信号。类似地,Q '输出也是有时钟的。由于时钟输入又是1,这将改变触发器的输出状态。

我们可以观察到,分频电路的输出仅随输入时钟信号的正向走边而变化。我们知道每条正边在一个完整的时钟周期中出现一次。因此,根据时钟的正边,D触发器将输入脉冲减半,即将时钟脉冲除以2。

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